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解析数字经济的底座科技——EDA
2021-12-27 15:12

  新思科技 

  

  

  

  

 

 

  

 

  国际领先EDA公司在多数场景中都将是本土EDA厂商的合作伙伴,而非竞争对手。在本土公司尚不能构建起完整芯片开发环境前,本土供应链更可行的方式是与国际化头部企业加强合作,利用新兴的人工智能和云计算的技术,结合当前EDA头部企业的优势产品,发挥本土公司特色,为中国芯片行业发展铺平道路。

  

 

  

  

  

 

  未来已来,只是尚未流行。 

  

  iPhone13一经发布,即供不应求。该机型搭载最新A15芯片,采用5nm工艺制造,集成150亿个晶体管。在这款仅100平方毫米左右的方寸之间,晶体管数量令人咋舌,而对工程师来说,手动集成早已无法完成。

  EDA三个简单字母所构成的浩瀚技术星河代表着解决芯片设计重重障碍的底层技术,一端连接着创新严谨的芯片设计师,另一端则连接着日新月异的数字世界。

   

  

  

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当我们在谈论EDA时我们在谈论什么
 

 

  

 

  

  

  

 

  随着5G互联网、人工智能、大数据、云技术的发展,数字化已经浸润到了我们日常生活中的衣食住行,生产工作和娱乐休闲的方方面面。近年来,我国数字经济蓬勃发展,有关白皮书显示,2020年规模已经达到了39.2万亿元,占GDP比重达38.6%。 

  

  支撑数字经济发展的半导体市场同样发展迅速。世界半导体贸易统计组织(WSTS)预估,今年全球半导体产值将达5272亿美元,增长19.7%,2022年全球半导体产值有望进一步达5734亿美元,再增长8.8%。而撬动这千亿级产业乃至整个数字经济的,则是目前全球产值规模不过百亿美元的EDA(电子设计自动化)和IP(知识产权核)。正如摄影师利用相机创作精美相片,剪辑师通过软件进行二次创作,软件工程师也需要依靠EDA为其芯片设计排兵布阵。

  在EDA出现之前,开发者必须手工完成集成电路的设计、布线等工作,而后工业界开始使用几何学方法来制造用于电路光绘的胶带。从20世纪60年代中期开始,业界先后出现包括通过几何软件生成单色曝光图像图形化工具,第一个自动化的电路布局和布线工具,这些工具奏响了EDA发展的序曲。1970年代中期起,开发人员尝试将整个设计过程自动化,而不仅仅满足于自动完成掩膜草图。而从80年代开始,随着VHDL、Verilog、以及仿真器的出现,芯片设计仿真和可执行的设计有了其规范化的硬件描述语言和标准。

  1986年,Aart de Geus博士发明了自己的逻辑综合技术,以取代手动化设计过程。利用这种新工具,可以在几分钟或几小时内完成以前需要数周才能完成的设计工作,而且成果更佳,这“彻底改变了数字设计的概念”。

  逻辑综合工具的出现,使原本用单个门来手动设计芯片电路的工程师用电脑语言来“写”电路的功能,能够通过逻辑综合进行设计实现,极大提升了芯片设计的效率,从而让工程师将更多精力集中在创造性的设计上。

  EDA工具让芯片功能开发与具体物理实现逐渐剥离开,芯片架构师与数字电路设计工程师不再需要关注晶体管在物理实现时的很多细节。单元库、硬件描述语言和硅IP的出现,让工程师可以用抽象化的高级语言设计芯片,通过逻辑综合工具把抽象化设计转换成实际的逻辑电路连接组合。这直接加速了芯片开发的进程,使大规模芯片开发变为可能,让人类有机会设计出包含数百亿个晶体管的复杂芯片。

   

  

  

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逻辑综合:划时代的EDA工具
 

 

  

 

  

  

  

 

  逻辑综合对于EDA设计领域来说是一个伟大的成就,能够把描述RTL级的HDL语言翻译成GTECH,然后再优化和映射成工艺相关的门级网表,作为输入给自动布局布线工具生成GDSII文件用于芯片制造。例如,1986年推出的逻辑综合工具Design Compiler,得到全球几乎所有的芯片供应商、IP供应商和库供应商的支持和应用,到九十年代中期,Design Compiler已经成为RTL逻辑综合的事实标准,让开发者的生产力提高至10倍。Design Compiler作为业界历史最悠久的设计实现工具。经过30年的不断发展和技术积累,该逻辑综合工具提供最可靠设计实现优化和性能结果,是目前业界使用最为广泛的ASIC设计实现工具,为当今极度复杂的前沿设计提供了有力支持,能够满足了诸如人工智能(AI)、云计算、5G和自动驾驶等半导体市场对更小体积、更高性能、更低功耗的芯片需求,以及对研发周期越来越高的要求。 

  

  EDA公司并未止步于一时的技术领先,而是前瞻性地预判到行业未来的发展趋势和市场需求,持续对逻辑综合工具进行研发投资,带来一次次突破性的创新综合技术。例如加入物理综合,即在综合前加入版图的布局规划信息,然后调用库信息和约束条件,生成带有布局信息的门级设计结果,进一步提高了综合与布局布线结果的相关一致性,不仅可以更精准地估算连线延时,还可以预测布线拥堵情况并进行相应优化。

   

  

  

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摩尔定律放缓,EDA的“破局之道”
 

 

  

 

  

  

  

 

  随着摩尔定律放缓,半导体产业开始采用新架构,硬件层面出现一些根本的变化。单个巨大芯片的设计方法开始由多个芯片取代,其中每个芯片都有特定的作用,并使用非常密集的全新集成技术封装到一起。 

  

  在这个半导体设计的新时代,摩尔定律推动规模复杂性不断提高,而且各种技术全面融合在单个包装内提高了系统复杂性。Aart de Geus博士将半导体增长的这个新阶段定义为SysMoore时代。SysMoore融合了摩尔定律的持续优势和系统性集成的新优势。面对新时代的复杂挑战,EDA工具从硅片层面、器件层面、芯片层面、系统层面、软件层面都开展关键创新,旨在实现更高的设计效率,提供更有竞争力的产品。

  进入千禧年,由于复杂性日益增加,过程节点和设计时间持续缩减,使得在仍然能够提供更好的结果和更快交付的同时,管理设计成本变得十分关键。EDA公司开始着手开发一个全面的、紧密集成的实现平台,能够将芯片物理实现所需的所有工具集成到一个协调的环境中,简化了芯片开发工程师从一个工具变换到另一个工具的复杂度,有助于提高生产力并降低出错几率。

  融合首先要求前后端有更好的一致性,以便更快速的收敛。因此创新性的RTL-to-GDSII产品就横空出世,能够实现前后端统一数据模型、统一的设计和优化引擎,让整个设计实现中保持良好的一致性,促进了设计实现性能提升,加快了工具实现的时间和设计收敛的速度。同时,引入机器学习技术,对设计的实现和优化进行加速,显著提高设计收敛的速度。这样的融合技术已被市场领先的半导体公司进行了充分验证,能够提供最高质量的设计,包括通过台积电5nm、3nm和三星5nm、3nm等最先进工艺的技术认证。

  当下,芯片行业正在经历一个技术进步和创新浪潮的复兴时期。人工智能、5G、自动驾驶等新兴领域技术的不断发展对芯片设计带来全新的挑战,包括工艺要求提升、丰富的应用场景、整体设计规模以及成本等。EDA工具进入2.0时代,其未来的发展着重在两个大的方向,一是应用目前丰富的算力,提高并行和分布式处理能力,提升设计效率;二是更多的应用AI技术,促进设计的探索自动化,减少可替代的人工努力,解放工程师资源到更具创造性的工作。

  近年来EDA公司开始推出用于芯片自主设计的智能化软件,能够在芯片设计的巨大求解空间里搜索优化目标,不仅能够大规模扩展了对芯片设计流程选项的探索,还可以自主执行次要决策,帮助芯片设计团队以专家级水平进行操作,并大幅提高整体生产力,从而在芯片设计领域掀起新一轮革命。三星已经采用这样的AI化EDA工具实现性能、功耗与面积优化上的进一步突破。原本需要多位设计专家耗时一个多月才可完成的设计,现在只要短短3天即可完成,提速近10倍。

  芯片设计上云是另一个重点方向。“云上EDA”融合了EDA技术与云端运算性能和存储优势,能解决大型芯片设计面临的算力缺口问题,为开发者提供价格便宜的、实时可用的算力,研发环境部署简单快捷、高度协同,还可获得专家实时响应和支持。多年来,EDA公司就开始与大型芯片公司合作,开展内部云上部署。例如,新思科技与台积电共同部署云上设计和芯片制造平台,帮助台积电成为首家实现云设计的代工厂。世界上首枚完全在云上实现的芯片,就诞生在台积电的云设计平台上。

  如今,芯片设计更加复杂,芯片性能的可靠性也不断提升,半导体行业现在终于有机会与当今许多其他业务领域一样,能够利用其产品和技术的经验数据,来提高整个电子系统价值链的效率与价值。以往,在半导体的产业链上,从芯片设计、调试、测试、量产、回片等,在每个阶段都有相对应的参数和数据管理手段,这导致了拥有庞大数据量的半导体行业,无法把经验数据在全产业链上做整合和反馈,数据的价值无法应用于管理硅生命周期。也因此,半导体行业的全生命周期管理方法学一直缺位。  

  为此,EDA公司着手搭建以数据分析驱动的硅生命周期管理(SLM)平台,能够通过分析片上监控器和传感器数据,形成闭环,从而实现对SoC从设计阶段到最终用户部署的全生命周期优化。SLM平台与融合设计工具紧密结合,可将在整个芯片生命周期提供关键性能、可靠性和安全性方面的深入分析。这将为SoC团队及其客户带来全新高度的视角,提升其在设备和系统生命周期的每个阶段实现优化操作的能力。

  SLM解决方案基于两个基本原则:尽可能多地收集与每个芯片相关的有用数据,并在其整个生命周期中对这些数据进行分析,以获得用于改进芯片和系统相关活动的可操作见解。第一个原则的实现方式是基于已经从测试和产品工程中获得的数据,通过嵌入在每个芯片中的监控器和传感器深入了解芯片的运行,并在广泛的环境和条件下测量目标活动。第二个原则是应用目标分析引擎对可用的芯片数据进行处理,以实现半导体生命周期各个阶段的优化,包括从设计实施到制造、生产测试、调试和现场最终运行等全部流程,从而确保始终获得最佳结果。

  随着芯片制造工艺不断接近物理极限,芯片的布局设计——异构集成的3DIC先进封装(以下简称“3DIC”)已经成为延续摩尔定律的最佳途径之一。3DIC将不同工艺制程、不同性质的芯片以三维堆叠的方式整合在一个封装体内,提供性能、功耗、面积和成本的优势,能够为5G移动、HPC、AI、汽车电子等领先应用提供更高水平的集成、更高性能的计算和更多的内存访问。

  然而,3DIC作为一个新的领域,之前并没有成熟的设计分析解决方案,使用传统的脱节的点工具和流程对设计收敛会带来巨大的挑战,而对信号、电源完整性分析的需求也随着垂直堆叠的芯片而爆发式增长。

  近期EDA公司发布的3DIC先进封装设计分析全流程EDA平台,突破了传统封装技术的极限,能同时支持芯片间几十万根数据通道的互联。该平台首创了“速度-平衡-精度”三种仿真模式,帮助工程师在3DIC设计的每一个阶段,能根据自己的应用场景选择最佳的模式,以实现仿真速度和精度的权衡,实现无与伦比的多裸晶芯片集成、协同设计和更快的收敛。

   

  

  

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“易用”与“强大”的拉锯战
 

 

  

 

  

  

  

 

  数字时代,瞬息万变。人工智能、汽车电子、5G等全新技术与应用对高质量芯片需求激增,不断推动集成电路产业的创新与壮大。同时,汽车、超大规模数据中心等领域的大型系统级公司正纷纷将芯片研发纳入公司整体业务和差异化战略,试图在时代的浪潮中分得一杯羹。 

  

  芯片应用范围随之不断扩展,不同设计需求将长期共存。对此,新思科技全球资深副总裁葛群兼中国董事长提出,要为开发者提供像“美图秀秀”和“Photoshop”一样不同类型的集成电路设计工具,以满足更多元化的工程需求。家电等终端产品所使用的芯片功能简单,性能要求也不高,相对简单的“美图秀秀”便可满足其设计需求;而像CPU、GPU等追求极致功能SoC,集成度要求则越来越高,需要最先进的工艺,则需要更为专业的“Photoshop”。

  同时,由于数字社会中芯片的需求量激增,未来使用“美图秀秀”类EDA工具进行芯片设计的场景会更多,市场潜力也会更大。因此,使芯片设计变得像用“美图秀秀”做图一样简单,而不是维持在原来只有少数人才能掌握的专业“Photoshop”是半导体技术发展的前景及新思一直以来的期待。

   

  

  

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未来不是一场零和博弈
 

 

  

 

  

  

  

 

  近两年,随着中国不断深化数字经济进程,中国IC行业逐渐成为市场关注的重点,国产EDA更是成为了炙手可热的话题。但EDA作为芯片产业的根技术,目前在中国的发展磕磕绊绊,尚不能支撑当前本土芯片产业发展需求。 

  

  一般一款芯片的设计周期是一至两年,而一个EDA点工具的开发周期就需要3年,平台型工具更至少需要5年的开发时间。国际领先EDA公司的发展历程无不例外,都是从点工具入场,通过长期研发投入和不断并购,历时30多年新思才构建起了如今阵列完整的EDA工具库。这对于我们中国EDA的本土化发展具有借鉴意义—先从单个点工具切入,再循序渐进到整个套件和平台,不可能一蹴而就,必然是一个渐进的过程。

  在当前国内国际双循环相互促进的新发展格局下,国际领先EDA公司在多数场景中都将是本土EDA厂商的合作伙伴,而非竞争对手。在本土公司尚不能构建起完整芯片开发环境前,本土供应链更可行的方式是与国际化头部企业加强合作,利用新兴的人工智能和云计算的技术,结合当前EDA头部企业的优势产品,发挥本土公司特色,为中国芯片行业发展铺平道路。

  作为数字经济的“底座科技”,EDA从最初作为输入与仿真的工具确保芯片的正确设计、到通过优化与映射确保芯片设计的最佳性能、再到如今不断提升自主化和智能化来引领芯片设计,正通过自身的不断演进和迭代升级,为数字经济时代提供源源不断的动力。

  

  

  

 

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  来源:本刊原创文章

 

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