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台积电最新策略:砸钱?
2021-08-26 14:08
  赵元闯
  2020年,台积电营收455亿美元,较2019年增长31.4%;净利176亿美元,较2019年增长57.5%;净利率高达39%,较2019年的32%增加7个百分点。2020年台积电晶圆出货量达1240万片12英寸晶圆约当量,先进制程技术(16/12/10/7纳米)的销售金额占整体晶圆销售金额的58%,高于2019年的50%。2020年台积电在全球代工领域市场占有率达56%,高于2019年的52%。
  台积电已经成为晶圆代工市场的巨无霸。
  2020年,台积电提供281种不同的制程技术,为510个客户生产了11617种不同的芯片,应用范围包括整个电子应用产业,如个人电脑与其周边产品、信息应用产品、有线与无线通讯系统产品、服务器与数据中心、汽车与工业以及包括数字电视、游戏机、数码相机等消费性电子、物联网及穿戴式设备等。
 
  瞄准FinFET 不断迈向下一个节点
 
  2018年,台积电的财报表示已成功量产7纳米制程,领先同业至少一年。2019年6月,台积电成功量产7纳米加强版(N7+),这是业界首个商用极紫外光(EUV)的制程。
  根据英特尔的技术路线图,EUV要到2021年才会导入,而2020年,台积电领先全球进入了5纳米工艺量产,可以看出,台积电领先英特尔至少两年,这也是台积电历史上第一次在一个重要技术节点领先。
  台积电一直秉持“内部研发”战略。1987年,台积电通过转让台湾工业技术研究院的2微米和3.5微米工艺技术创立公司,并在当年为飞利浦定制了3.0微米工艺技术。1988年,成立刚满一年的台积电就自研了1.5微米工艺技术。1999年,台积电发布了世界上第一个0.18微米低功耗工艺技术。2003年,台积电推出了当时业界领先的0.13微米低介质铜导线逻辑制程技术。2014年,台积电成为全球首家量产20纳米工艺技术的公司。
  台积电早在20纳米制程研发开始时,就瞄准布局FinFET。2012年,台积电完成了16纳米制程的定义,以及测试芯片的产品设计定案,并在以FinFET架构为基础的静态随机存取存储器单位元(SRAM Bit Cell)上展现功能性良率。2016年,采用多重曝光的10纳米工艺也迅速进入量产。
  台积电的7纳米是10纳米的缩小版(shrink),后部金属工艺技术基本兼容,整体密度和性能改进不多。采用DUV加浸没式和多重图案方案的7纳米芯片于2017年4月开始风险生产,2018年第三季开始贡献营收,在2018年有40多个客户产品流片,2019年有100多个新产品流片。与10纳米FinFET工艺相比,7纳米FinFET具有1.6倍逻辑密度,约20%的速度提升和约40%的功耗降低。
  台积电第一个使用极紫外光方案的工艺是7纳米加强版(N7+)。N7+于2018年8月进入风险生产阶段,2019年第三季开始量产,N7+的逻辑密度比N7提高15%至20%,同时功耗也有所降低。
  7纳米之后是6纳米。2019年4月份推出的6纳米是7纳米的缩小版,设计规则上二者是完全兼容的,使其全面的设计生态系统得以重复使用,且加速客户产品上市时间,但N6的逻辑密度比N7高出了18%。
  7纳米之后的全节点提升的工艺是5纳米。5纳米完全采用极紫外光方案,于2019年3月进入风险生产阶段,2020年第二季拉高产能并进入量产,第三季正式实现营收。主力生产工厂是Fab 18。与7纳米制程相较,5纳米从前到后都是全新的节点,逻辑密度是之前7纳米的1.8倍,SRAM密度是7纳米的1.35倍,可以带来15%的性能提升,同时带来30%的功耗降低。5纳米的另一个工艺是N5P,2020年接获多个客户产口流片,2021年进入量产。与5纳米制程相较在同一功耗下可再提升7%运算效能,或在同一运算效能下可再降低15%功耗。同时N4将于2022年正式量产
  5纳米之后的全节点提升的工艺是3纳米。3纳米工艺继续采用FinFET工艺,晶体管密度达到每平方毫米2.5亿个。相对于5纳米来说,3纳米工艺晶体管密度提升达1.5倍,性能提升7%,能耗减少15%。目前,3纳米厂房FAB18P4已正式加紧设备调试,将于2021年正装年试产,2022年正式量产。
  而2纳米,台积电表示,已经于2019年领先半导体产业进行制程技术的研发,并将着重于改善极紫外光技术的质量与成本。据悉,2纳米将采用全新的多桥通道场效晶体管架构,这一架构是以环绕闸极制程为基础的架构,可以解决因为制程微缩而产生的电流控制漏电等物理极限问题,预计将于2024年投产。
 
  布局高端封装
 
  2008年,台积电开始先进封装布局。首先成立集成互连与封装技术整合部门,2009年开始战略布局三维集成电路系统整合平台,在新竹、台南、桃园、台中建有4座先进封测厂。
  2020年,台积电公布3D Fabric先进封装技术系列,包括2D和3D前端和后端互连技术。前端技术TSMC-SoIC(整合芯片系统)使用3D硅堆栈所需,包括CoW和WoW堆栈技术;后端工艺包括CoWoS(Chip on Wafer on Substrate,晶圆基底封装)和InFO系列的封装技术。
  台积电的CoWoS、InFO、SoIC及其他封装技术能对10纳米或以下的制程进行晶圆级的键合技术,极大地强化台各积电在先进工艺制程的竞争力。
  CoWoS主要针对高性能计算(High Performance Computing,HPC)市场。
  2011年,台积电推出2.5D Interposer技术CoWoS。台积电创始人张忠谋在第三季法说会上表示,台积电要进军封装领域。此举对半导体业界,特别是封装业界而言意义非凡。第一代CoWoS采用65纳米工艺,线宽可以达到0.25微米,实现4层布线,为FPGA、GPU等高性能产品的集成提供解决方案。目前CoWoS已经获得赛灵思、英伟达、超微半导体、富士通、谷歌、华为海思等高端HPC芯片订单。
  2019年第三季CoWoS技术已经扩展至7纳米,能够在尺寸达二倍光罩大小的硅基板(Silicon Interposer)上异质整合多颗7纳米系统单晶片与第二代高频宽存储器(High Bandwidth Memory 2,HBM2)。
  2021年6月8日创意电子(GUC)宣布,内含7.2 Gbps HBM3控制器和实体层、GLink-2.5D IP及合作厂商112G-LR SerDes的人工智能、高效能运算和网络CoWoS平台已在台积电7纳米成功设计定案。此平台除了突破存储器频宽的限制,也为可弹性扩充的人工智能、高效能运算和网络多芯片解决方案开创了新的契机。
  值得注意的是,在VLSI Symposium会上,台积电展示了自己为高性能计算平台设计的一颗名为“This”小芯片(Chiplet)。它的制造工艺是7纳米,面积大小仅仅27.28平方毫米,采用CoWos封装技术。“This”具有双芯片结构,其中一个芯片内建4个Cortex A72核心,另一芯片则内建6MiB三级缓存。“This”的标称最高主频为4GHz,实测是达到了4.2GHz(1.375V)。同时,台积电还开发了称之为LIPINCON互连技术,信号数据速率8 GT/s。
  相较于主要针对高性能计算市场的CoWoS技术,InFO技术主要成功应用于追求高性价比的移动通讯市场。2016年台积电推出的InFO技术是最具代表性的扇出封装技术。InFO带动了整个业界研发三维扇出堆叠技术的热潮。
  InFO是将CoWoS结构尽量简化,可以让芯片与芯片之间直接连结,减少厚度,成本也较CoWoS低廉,但又能够有良好的表现,适用于追求性价比的移动通信领域。在手机处理器封装中,可以减少30%的厚度,腾出空间给电池或其他零件。
  2016年,苹果的A10处理器首次采用InFO封装,用于产品iPhone 7与iPhone 7 Plus中。台积电独占苹果A系列处理器订单,关键正在于台积电掌握的InFO技术。
  台积电InFO技术通过将芯片埋入模塑料,以铜柱实现三维封装互连。InFO技术为苹果A10、A11、A12处理器和存储器的PoP封装提供了新的封装方案,拓展了WL-FO的应用,让Fan-Out技术成为行业热点。
  可以这么说,台积电InFO技术的成功得益于其强大的研发能力和商业合作模式。推出InFO技术,是为了提供AP制造和封装整体解决方案,也使得台积电即使在最初良率很低的情况下,也能持续进行良率提升,而这对其他封测厂来说几乎是不可能的。
  InFO技术的巨大成功推动了制造业、封测业以及基板企业投入大量人力物力开展三维扇出技术的创新研发。业界也发现,很多原本需要2.5D TSV转接板封装可以通过三维扇出来完成,解决了TSV转接板成本太高,工艺太复杂的问题。
  而后,根据不同产品类别,台积电的InFO技术发展也将随之进行调整,推出适用于高效能运算电脑的InFO-oS(InFO on substrate)、服务器及存储器的InFO-PoP(InFO Packageon-Package),以及5G通讯天线封装方面的InFO-AiP(InFO Antennas in Packag)。
  2018年,台积电推出InFO-oS技术用于并排封装两个芯片,芯片与芯片之间的互连为2微米,芯片之间的间隙小于70微米。2020年,台积电进一步支援90mm×90mm的封装尺寸,能够在一个模块上整合总计最多达9颗系统单芯片。2020年11月,经创意电子展示,使用台积电7纳米工艺和InFO-oS先进封装的硅验证GLink(GUC多芯片互连)接口,用于AI、HPC和网络应用程序的技术,可以进行多芯片集成实现系统扩展。
 
  台积电的隐忧:巨额投资
 
  其实工艺进展如此之快,也并非台积电的初衷,可以说是客户和竞争对手在推动着台积电往前跑。
  目前,台积电7纳米由FAB15负责生产,合计月产能约15万片;5纳米主要在FAB18生产,FAB18 P1/P2的建置产能达10万片。在7纳米和5纳米工艺上,台积电客户有苹果、超微半导体、英伟达、联发科等。
  而建设如此庞大的先进制程产能是靠金钱堆出来的。
  台积电2000年资本支出首次超过10亿美元,2010年资本支出首次超过50亿美元,2016年资本支出首次超过100亿美元。从2000年到2019年资本支出合计达1150亿美元,从2000年到2020年资本支出合计达1320亿美元。2020年,台积电的资本支出达172亿美元,是台积电历史上资本支出最大的一年。而2021年的资本支出预估更是高达220亿美元,将再创新高。
  至于台积电在3纳米工艺上的资金投入,则更是一个天文数字。据悉,台积电研发和建线已投入约500亿美元,仅建厂一项就投入200亿美元。3纳米产线在新竹宝山兴建,预计投资超过6000亿元新台币,最快2022年底量产。
  大规模资本支出带来的是庞大的产能支持。
  台积电最早生产FinFET是在2014年,目前FinFET工艺有5个基地,分别是位于台湾新竹的FAB12、台湾台南的FAB14和FAB18、台湾台中的FAB15和江苏南京的FAB16。各工艺节点的布局是,16纳米和12纳米由FAB14和FAB16负责生产,合计月产能约18万片;7纳米由FAB15负责生产,合计月产能约18万片;5纳米主要在FAB18生产,目前FAB18的建置产能达12万片;3纳米主要在FAB18生产,目前FAB18的建置产能将达6万。截至2020年底,台积电全球有五座12英寸晶圆厂、六座8英寸晶圆厂和一座6英寸晶圆厂。其中,FAB12是台积电的研发基地,各工艺节点的产能都可以协调。
  如此算来,台积电的FinFET月产能总计不下于50万片12英寸晶圆。相较三星30万片12英寸圆的月产能,台积电多出了60%。
  研发加产能建置的费用绝对是天文数字,怎么赚回来呢?当然要客户买单。目前用得起FinFET工艺的客户屈指可数。看台积电的FinFET各节点工艺的全称就知道,不是HP(高性能)就是LP(低功耗),这也说明只有追求更高运算效能,同时要求更低的运行功耗的特殊芯片,才采用FinFET工艺。
  这样的客户有哪些呢?智能手机AP芯片公司,比如华为海思、苹果、三星、高通、联发科;FPGA供应商,比如赛灵思;MPU供应商,比如AMD、英伟达;人工智能芯片供应商,比如燧原科技、寒武纪、百度、Esperanto;以及挖矿芯片供应商,比如嘉楠耘智、比特大陆等。
  当前,集成电路技术更新迅速,随着工艺节点的演进,技术的复杂度不断提高,生产和研发的成本也水涨船高。而从台积电几乎囊括了所有对于5纳米有需求的客户,包括苹果、高通、海思、超微半导体、联发科等公司的实力我们可以看出,集成电路企业必须不断跟踪最先进的技术,不断加大研发人员和资金投入。而从技术迭代对生产业务的反哺作用来看,集成电路产业是追求规模效应的产业,规模效应是集成电路企业存活、保证利润的重要手段。庞大的产能和完整的产业链也是台积电可以持续投入巨额资金进行研发的关键原因。
 
  作者简介
  赵元闯,芯思想研究院创始人,《全球半导体晶圆制造业版图》主编,参与中国第一家IC设计专业孵化器的运营。
 
  END
  来源:本刊原创文章
  编辑:赵涵
  审核:艾丽
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